Le système de gestion de l'énergie est un système de gestion de l'énergie qui utilise des systèmes de gestion de l'énergie.

Définition

Les microprocesseurs MCF5474VR266 sont des microprocesseurs MCF547x ColdFire®.

Caractéristiques

Le noyau V4e de ColdFire
Le noyau du processeur V4 ColdFire est limité.
La fréquence maximale du noyau interne est de 266 MHz (410 MIPS [Dhrystone 2.1] @ 266 MHz)
L'architecture de Harvard
Le cache d'instructions de 32 Kbyte
Le cache de données de 32 Kbyte
Unité de gestion de la mémoire (MMU)

Unité à virgule flottante (FPU)
¢ Double précision conforme à la norme IEE-754
¢ huit registres à virgule flottante
• Arbitre du bus maître interne (XLB)

¢ Prise en charge de différents modes de stationnement
• Contrôleur DRAM (SDRAM) synchrone à double débit de données (DDR) de 32 bits
Opération de fréquences de 66 à 133 MHz
¢ Prend en charge les DRAM DDR et SDR
-Initialisation et rafraîchissement intégrés
¢ Jusqu'à quatre puces sélectionnées permettant jusqu'à un Go de mémoire externe
• version 2.2 du bus d'interconnexion des composants périphériques (PCI)
L'opération de cible et d'initiateur de 32 bits
¢ Prise en charge jusqu'à cinq PCI maîtres externes
- fonctionnement à 3366 MHz avec des rapports de diviser PCI bus à XLB de 1:1, 1:2, et 1:4
• Bus externe multifonctionnel flexible (FlexBus)
Fournit une interface sans colle pour démarrer le flash/ROM, la SRAM et les périphériques
¢ Jusqu'à six sélections de puces
Opération à 33 à 66 MHz
• Sous-système d'E/S des communications
- Contrôleur DMA intelligent à 16 canaux
¢ Jusqu'à deux contrôleurs Ethernet rapides (FEC) de 10/100 Mbps, chacun avec 2 Kbyte séparés, reçoivent et transmettent des FIFO

¢ Prise en charge d'une commande et de six terminaisons programmables, interrompues, en vrac ou isochrones
4 Kbytes de RAM FIFO et 1 Kbyte de RAM décripteur partagé
L'interface de couche physique intégrée
¢ Jusqu'à quatre contrôleurs série programmables (PSC), chacun avec 512 octets distincts, reçoivent et transmettent des FIFO pour les interfaces UART, USART, modem, codec et IrDA 1.1.
Interface périphérique I2C
L'interface périphérique en série DMA (DSPI)
• Module d'accélérateur de cryptographie en option
Unités d'exécution pour:
Le chiffrement de bloc DES/3DES
Le chiffrement de bloc AES
Le chiffrement de flux RC4
¢ MD5/SHA-1/SHA-256/HMAC pour le hachage
Générateur de nombres aléatoires
• SRAM système de 32 Kbyte
¢ Le mécanisme d'arbitrage partage la bande passante entre les maîtres de bus internes
• Unité d'intégration des systèmes (UIS)
¢ Contrôleur d'interruption
¢ Températeur de chien de garde

- jusqu'à quatre minuteurs à usage général de 32 bits, comparaison et capacité PWM
Les ports GPIO multiplexés avec des broches périphériques
• Caractéristiques de débogage et de test
Le port de débogage en arrière-plan (BDM) de ColdFire
Le port d'accès à l'essai doit être un port d'accès à l'essai.
• PLL et générateur d'horloge
La fréquence d'entrée est comprise entre 30 et 66,67 MHz.
• Voltages de fonctionnement
La logique interne de 1,5 V

- 3,3 V PCI, FlexBus et toutes les autres entrées/sorties
• Consommation d'énergie estimée
¢ inférieur à 1,5 W (388 PBGA)