MCF52221CVM66 IC MCU 32BIT 128KB FLSH 81MAPBGA Semi-conducteur à échelle libre

Résumé

Ce chapitre présente un aperçu des caractéristiques du microprocesseur, y compris les principaux composants fonctionnels.

Principales caractéristiques

Un schéma de bloc des MCF528x et MCF521x est illustré à la figure 1-1.
• Processeur RISC à longueur variable ColdFire de version statique 2
¢ fonctionnement statique
Adresse et chemin de données de 32 bits sur la puce
La fréquence du noyau et du bus du processeur est de 80 MHz.
¢ Seize registres de données et d'adresses 32 bits à usage général
ColdFire ISA_A avec des extensions pour prendre en charge le registre de pointeur de pile utilisateur et quatre nouvelles instructions pour un traitement en bits amélioré
Unité EMAC améliorée avec quatre accumulateurs de 48 bits pour prendre en charge les algorithmes de traitement de signal de 32 bits
- Décodage d'instructions illégales qui permettent le support d'émulation 68K.
• Assistance au débogage du système
- Trace en temps réel pour déterminer le chemin d'exécution dynamique
Mode de débogage en arrière-plan (BDM) pour le débogage en circuit
¢ Support de débogage en temps réel, avec un registre de point de rupture matériel visible par l'utilisateur (PC et adresse avec données optionnelles) qui peut être configuré en déclencheur à 1 ou 2 niveaux
• Mémoire sur puce

- SRAM à double port de 64 Kbyte sur le bus interne du processeur, accessible par les maîtres de bus de base et non de base
(par exemple, DMA, FEC) avec support d'alimentation en veille
512 Kbytes de mémoire Flash intercalaire prenant en charge les accès 2-1-1-1
(256 Kbytes sur le MCF5281 et le MCF5214, pas de flash sur le MCF5280)
Ce produit intègre la technologie SuperFlash® sous licence de SST.
• Gestion de l'énergie
- fonctionnement entièrement statique avec mode veille du processeur et mode d'arrêt de la puce entière
Réponse très rapide aux interruptions du mode de sommeil à faible consommation (fonction de réveil)
¢ Activation/désactivation de l'horloge pour chaque périphérique lorsqu'il n'est pas utilisé
• Contrôleur Ethernet rapide (FEC) (non disponible sur les MCF5214 et MCF5216)
Capacité 10BaseT, demi-ou plein duplex
Capacité 100BaseT, plein-duplex à demi ou à débit limité
¢ Transmettre et recevoir des FIFO sur puce
- Contrôleur DMA dédié intégré
¢ Des anneaux de descripteurs flexibles basés sur la mémoire
L'interface indépendante des médias (MII) avec l'émetteur-récepteur (PHY)
• Module FlexCAN 2.0B
Il comprend toutes les fonctionnalités du module Freescale TouCAN
La mise en œuvre complète de la spécification de protocole CAN version 2.0B
Les données standard et les images distantes (jusqu'à 109 bits)
¢ Données étendues et images distantes (jusqu'à 127 bits)
Longueur de données de 0 à 8 octets
Rate de bit programmable allant jusqu'à 1 Mbit/s
¢ Jusqu'à 16 tampons de messages (MB)
Il est configurable pour recevoir (Rx) ou transmettre (Tx)
Supporter les messages standard et étendus
L'espace inutilisé du tampon de messages (MB) peut être utilisé comme espace RAM à usage général


Aucun sémaphore de lecture/écriture
Trois enregistrements de masques programmables

Spécial pour MB14
Spécial pour le MB15
¢ Système de première transmission programmable: ID ou nombre de tampons le plus bas

L'heure globale du réseau, synchronisée par un message spécifique
Les modes d'E/S peuvent être programmés
Les interruptions masquables
• Trois émetteurs récepteurs asynchrones/synchrones universels (UART)
- Diviseur à 16 bits pour générer des horloges
L'interruption de la logique de commande
Les interruptions masquables
Le soutien de la DMA
Les formats de données peuvent être de 5, 6, 7 ou 8 bits avec parité, impaire ou nulle
Jusqu'à 2 bits d'arrêt en incréments de 1/16
Capacités de détection d'erreurs
Le support du modem comprend des lignes de requête à envoyer (URTS) et claire à envoyer (UCTS) pour deux UART
Transmettre et recevoir des tampons FIFO
• Module I2C
Interface de bus inter-puce pour les EEPROM, les contrôleurs LCD, les convertisseurs A/D et les claviers
Compatibilité complète avec le bus I2C standard
Les modes maître ou esclave supportent plusieurs maîtres
Génération automatique d'interruption avec niveau programmable
• Interface périphérique série en file d'attente (QSPI)
¢ Transfert synchrone à trois fils en double mode complet
¢ Jusqu'à quatre sélections de puces disponibles
¢ fonctionnement en mode maître uniquement
¢ Taux de bits maîtres programmables
¢ Jusqu'à 16 transferts préprogrammés
• Convertisseur analogique-numérique en file d'attente (QADC)
8 canaux d'entrée analogiques directs ou jusqu'à 18 canaux d'entrée analogiques multiplexés
Résolution de 10 bits +/- 2 comptes de précision
¢ Temps de conversion minimum de 7 μS
¢ échantillon interne et stockage
Temps d'échantillonnage d'entrée programmable pour différentes impédances de source
Deux files d'attente de commande de conversion avec un total de 64 entrées
¢ possibilité de faire des sous-filées en utilisant un mécanisme de pause
¢ Terminer la file d'attente et mettre en pause les interruptions logicielles disponibles sur les deux files d'attente
Les pointeurs de file d'attente indiquent l'emplacement actuel de chaque file d'attente
Les modes de file d'attente automatisés initiés par:
¢ Déclencheur de bord extérieur et déclencheur de porte
¢ Températeur périodique/intervalle, dans le module QADC [Queue 1 et 2]
Commande logicielle
¢ Scannement unique ou continu des files d'attente
Les données de sortie sont lisibles dans trois formats:
¢ Droit justifié non signé
Signature justifiée par la gauche

Les canaux analogiques non utilisés peuvent être utilisés comme E/S numérique
La configuration à faible nombre de broches mise en œuvre
• Quatre minuteurs DMA 32 bits
Résolution de 15 ns à 80 MHz (66 MHz pour MCF5214 et MCF5216)
Les sources d'entrée de l'horloge peuvent être programmées, y compris une option d'horloge externe
¢ Prescaler programmable
Capacité de capture d'entrée avec bord de déclenchement programmable sur la broche d'entrée
¢ Comparaison de sortie avec le mode programmable pour la broche de sortie
Les modes de fonctionnement libre et de redémarrage
¢ Interruptions masquables lors de la capture d'entrée ou de la comparaison de référence
La capacité de déclencher le DMA lors de la capture d'entrée ou de la comparaison de référence
• Deux compteurs à usage général à 4 canaux
4 canaux de capture/sortie de 16 bits par minute
L'architecture de 16 bits
¢ Prescaler programmable
La largeur des impulsions varie de microsecondes à secondes.
Accumulateur d'impulsion à 16 bits unique
La possibilité de démarrer à partir d'une mémoire Flash interne ou de mémoires externes de 8, 16 ou 32 bits de large (Continue..)