CY7C1414BV18-200BZC IC SRAM 36MBIT PARALLEL 165FBGA Cypress Semi-conducteurs Corp

Description fonctionnelle

Les SRAM CY7C1425KV18, CY7C1412KV18 et CY7C1414KV18 sont des SRAM à conduite synchrone de 1,8 V, équipés d'une architecture QDR II.le port de lecture et le port d'écriture pour accéder au tableau de mémoireLe port de lecture a des sorties de données dédiées pour supporter les opérations de lecture et le port d'écriture a des entrées de données dédiées pour supporter les opérations d'écriture.

Caractéristiques

■ Ports de lecture et d'écriture indépendants
¢ Prend en charge les opérations simultanées
■ 333 MHz pour une large bande passante
■ Deux mots sur tous les accès
■ Interfaces à double débit de données (DDR) sur les ports de lecture et d'écriture (transfert de données à 666 MHz à 333 MHz)
■ Deux horloges d'entrée (K et K) pour une synchronisation précise du DDR
Le SRAM utilise uniquement des bords montants
■ Deux horloges d'entrée pour les données de sortie (C et C) pour réduire au minimum les écarts d'horloge et de temps de vol
■ Les horloges à écho (CQ et CQ) simplifient la collecte de données dans les systèmes à grande vitesse
■ Bus d'entrée d'adresse multiplexé unique verrouillage d'adresses pour les ports de lecture et d'écriture
■ Sélection de port séparé pour l'expansion de la profondeur
■ Écriture synchrone en interne
■ QDR® II fonctionne avec une latence de lecture de 1,5 cycle lorsque DOFF est affiché HIGH
■ Fonctionne comme un dispositif QDR I avec une latence de lecture d'un cycle lorsque DOFF est affiché LOW
■ Disponible dans les configurations × 9, × 18 et × 36
■ une cohérence complète des données, fournissant les données les plus récentes;
■ VDD de base = 1,8 V (±0,1 V); VDDQ d'entrée/sortie = 1,4 V à VDD
Supporte à la fois une alimentation I/O de 1,5 V et de 1,8 V
■ Disponible dans un emballage FBGA à 165 boules (13 × 15 × 1,4 mm)
■ Offert dans des forfaits sans Pb et non sans Pb
■ Les tampons de sortie HSTL à entraînement variable
■ Port d'accès à l'essai compatible avec JTAG 1149.1
■ boucle verrouillée par phase (PLL) pour un placement précis des données