CY7C1470V25-200BZI IC SRAM 72MBIT PARALLEL 165FBGA Les technologies Infineon ont été utilisées pour la réalisation de la technologie de l'information

Description fonctionnelle

Le CY7C1471V33 est un débit synchrone de 3,3 V, 2 M × 36 à travers les SRAM à rafale conçu spécifiquement pour prendre en charge des opérations de lecture ou d'écriture régulières illimitées sans l'insertion d'états d'attente.Le CY7C1471V33 est équipé de la logique avancée No Bus Latency (NoBL) nécessaire pour permettre des opérations de lecture ou d'écriture consécutives avec des données transférées à chaque cycle d'horlogeCette caractéristique améliore considérablement le débit des données à travers la SRAM, en particulier dans les systèmes qui nécessitent des transitions d'écriture-lecture fréquentes.

Caractéristiques

■ L'architecture No Bus LatencyTM (NoBLTM) élimine les cycles morts entre les cycles d'écriture et de lecture
■ Prend en charge des opérations de bus jusqu'à 133 MHz avec zéro état de veille
■ Les données sont transférées à chaque heure
■ Compatible avec les broches et fonctionnellement équivalent aux appareils ZBTTM
■ Contrôle interne du tampon de sortie automatiquement synchronisé pour éliminer la nécessité d'utiliser OE
■ Les entrées enregistrées pour le débit au cours de l'opération
■ capacité d'écriture en octets
■ 3,3 V/2,5 V d'entrée/sortie (VDDQ)
■ Temps rapides d'horloge à sortie
¢ 6,5 ns (pour un appareil de 133 MHz)
■ Clock enable (CEN) pin pour activer l'horloge et suspendre le fonctionnement
■ Écrits synchrones et synchronisés
■ Activer la sortie asynchrone (OE)
■ CY7C1471V33 disponible dans le TQFP à 100 broches sans Pb conforme à la norme JEDEC
■ Trois puces permettent (CE1, CE2, CE3) une expansion simple de la profondeur
■ Fonction d'arrêt automatique disponible en mode ZZ ou désactivation de la sélection CE
■ Capacité de détonation: ordre de détonation linéaire
■ Faible puissance en veille